1. 扩频时钟生成系统概述在高速数字电路设计中时钟信号的电磁干扰(EMI)问题一直是工程师面临的重大挑战。传统固定频率时钟的窄带频谱特性会导致在特定频点出现能量集中这不仅可能干扰其他电子设备也常常使产品无法通过严格的EMI认证测试。扩频时钟生成(SSCG)技术通过将时钟能量分散到更宽的频带上能有效降低峰值辐射功率成为解决这一问题的关键技术方案。我最近在参与一个3GHz时钟系统的设计项目时就遇到了EMI超标的问题。通过采用基于多相VCO的扩频技术最终实现了16dB的峰值功率降低使产品顺利通过了认证测试。本文将详细分享这个系统的Simulink建模实现过程包括关键模块的设计考量、参数计算方法和实际调试经验。扩频时钟的核心原理是对输出频率进行周期性调制。在本设计中我们采用33kHz的三角波作为调制信号使3GHz的时钟频率在±15MHz范围内周期性变化(即5000ppm的下扩频)。这种调制方式相比固定频率时钟能将原本集中在3GHz的时钟能量分散到2998.5-3001.5MHz的频带内显著降低频谱峰值。2. 系统架构与设计思路2.1 整体系统框图我们采用的扩频时钟系统基于Type II三阶锁相环(PLL)结构主要由以下关键模块组成相位频率检测器(PFD)比较参考时钟与反馈时钟的相位差电荷泵(CP)与环路滤波器将相位差转换为控制电压五相压控振荡器(VCO)产生五个相位间隔72°的时钟信号ΔΣ调制器将模拟三角波调制信号转换为数字控制字控制逻辑根据ΔΣ输出选择VCO相位这种架构相比传统的分频器调制方案有两个显著优势首先多相VCO通过相位切换实现的频率调制不会引入额外的相位噪声其次ΔΣ调制器的噪声整形特性可以将量化噪声推向高频降低对时钟抖动的影响。2.2 关键设计参数计算在设计PLL时环路带宽的选择至关重要。我们采用以下参数参考频率(Fref)25MHz输出频率(Fout)3GHz分频比(N)120阻尼系数(ζ)0.7实现最平坦响应自然频率(ωn)2π×1MHz环路带宽≈2MHz根据这些参数可以计算出环路滤波器的元件值C1 Ip×Ko/(N×ωn²) 10μA×1GHz/V / (120×(2π×1MHz)²) ≈ 21.1pF ωz ωn/(2ζ) 2π×1MHz / (2×0.7) ≈ 4.49×10⁶ rad/s R 1/(C1×ωz) ≈ 10.6kΩ C2 C1/20 ≈ 1pF注意实际PCB布局时这些元件应尽量靠近PLL芯片放置避免寄生参数影响环路稳定性。我在首次调试时就因为滤波电容走线过长导致环路振荡浪费了两天时间排查。3. 核心模块实现细节3.1 多相VCO设计与相位切换机制五相VCO是系统的核心创新点其Simulink模型实现如图7所示。关键设计要点包括基础VCO部分控制电压通过Ko(1GHz/V)转换为频率偏移加上自由振荡频率(3GHz)后积分得到相位相位生成基础相位通过五个并行路径分别添加0°、72°、144°、216°和288°的固定相移波形整形每个相位通过三角函数和符号函数转换为方波相位切换的时序控制是难点所在。如图3所示在一个PFD周期内(对应25MHz参考时钟的40ns周期)通过切换不同VCO相位可以等效实现频率调制。例如从ph0切换到ph1相当于在40ns内额外增加72°相移这等效于频率增加 Δf (72°/360°)×3GHz 600MHz但由于分频比N120实际输出频率变化为600MHz/1205MHz通过精心设计控制逻辑我们实现了最多3个相位跳变(对应15MHz频率偏移)的调制深度正好满足5000ppm(3GHz×0.5%15MHz)的要求。3.2 ΔΣ调制器的噪声整形1阶ΔΣ调制器(图10)将33kHz的模拟三角波转换为2位数字控制字其工作原理如下输入信号与反馈信号的差值经过积分积分结果被2位量化器离散化量化输出通过Flash ADC转换为数字字反馈路径将数字输出转换回模拟域这种结构的关键优势在于噪声整形——量化噪声被推高频谱高频部分而在低频段(特别是调制信号频带内)保持很高的信噪比。图12的PSD结果清晰显示了这一特性在33kHz附近噪声极低而在更高频段噪声逐渐增加。3.3 控制逻辑的同步设计控制逻辑模块(图9)负责将ΔΣ输出转换为实际的VCO相位选择信号其中最关键的是同步设计Synch_to_clk模块用分频器输出时钟对ΔΣ信号重新采样避免亚稳态相位跳变只在分频器输出上升沿发生确保边沿对齐3bit计数器根据ΔΣ输出决定每个PFD周期内的跳变次数我在调试中发现如果不进行严格的同步处理相位切换会产生毛刺导致VCO输出出现瞬间频率突变严重恶化时钟抖动性能。通过添加适当的同步触发器最终将峰峰值抖动控制在5ps以内。4. 仿真结果与性能分析4.1 环路稳定性验证图11的开环响应曲线显示系统在0dB交叉频率处的相位裕量约为60°这确保了足够的稳定性。实际测试中我们验证了即使在工艺角变化±20%的情况下相位裕量仍能保持45°以上满足量产要求。4.2 扩频效果评估从图13的功率谱密度对比可以清晰看到扩频效果固定频率模式峰值功率92dB扩频模式峰值功率76dB降低16dB能量分布从窄带尖峰变为宽约30MHz的平缓分布这种改善使系统轻松通过了FCC Class B的辐射发射限值要求。值得一提的是我们在实际测试中发现当调制频率接近环路带宽时扩频效果会明显下降。因此最终选择33kHz的调制频率远低于2MHz的环路带宽。4.3 调制线性度测试图14展示了VCO频率随时间的变化曲线可以看到其完美跟踪了输入三角波的形状表明调制具有良好的线性度。实测数据显示在-40°C到85°C的温度范围内频率偏差不超过±50ppm满足大多数应用场景的需求。5. 工程实践经验分享5.1 仿真加速技巧由于输出频率(3GHz)与调制频率(33kHz)相差五个数量级直接仿真效率极低。我们采用以下方法加速使用Simulink的代数环检测功能消除不必要的计算对VCO模型采用相位域简化表示设置合理的最大步长(1/10调制周期) 即使如此完整仿真仍需约4小时(配置2.26GHz双核CPU4GB内存)。建议在初期调试时可以先用较低频率(如300MHz)验证功能再逐步提高。5.2 PCB布局注意事项基于此设计制作原型板时我们总结了以下经验VCO电源必须单独滤波我们使用了π型滤波器(10Ω100nF10μF)环路滤波器元件应选用NP0/C0G材质的电容避免温度漂移所有高频走线尽量短并做50Ω阻抗控制在VCO输出端预留测试点方便调试5.3 常见问题排查在实际项目中我们遇到过几个典型问题扩频效果不明显检查ΔΣ调制器输入范围是否匹配三角波幅度时钟抖动过大确认相位切换时刻是否严格同步避免竞争冒险PLL失锁测量控制电压是否饱和调整环路带宽谐波失真检查VCO各相位的对称性偏差应小于5°6. 应用扩展与变体设计这种架构可以灵活调整以适应不同需求上扩频模式修改控制逻辑使相位跳变方向相反不同调制深度调整ΔΣ输出与控制逻辑的映射关系更高阶ΔΣ调制改善带内噪声但会增加实现复杂度多频点输出通过增加VCO相位数可同时生成多个相关时钟最近我们将此技术成功应用于一个PCIe 4.0接口设计中通过采用八相VCO和2阶ΔΣ调制器在8GHz时钟上实现了类似的EMI抑制效果。