1. 项目概述一次颠覆性的电源布线实验最近在做一个高性能计算芯片的电源完整性Power Integrity, PI仿真时遇到了一个让人头疼的问题无论怎么优化电源分配网络PDN的走线宽度、层叠结构甚至是去耦电容的布局芯片核心区域的IR压降IR Drop始终居高不下仿真结果比设计目标高了近30%。这个“30%”就像一个刺眼的红灯意味着芯片在高速运行时核心电压会严重低于标称值直接导致性能下降、时序紊乱甚至功能失效。就在我们团队几乎要妥协准备接受更保守的时钟频率目标时一个来自封装团队的“疯狂”提议改变了局面“我们为什么不试试把主要的电源路径从芯片的正面Front-side全部改到背面Back-side去走线”这个想法听起来有点反直觉。在传统的芯片设计特别是采用倒装焊Flip-Chip封装的高端处理器中电源和地是通过芯片正面的微凸块Micro-bump接入然后在芯片内部的金属层M1, M2...一直到最高层进行布线分配到各个功能模块。背面通常只负责散热和机械支撑。把电源“绕到”背面去意味着要彻底改变供电的物理入口和整个电流路径。但仿真结果令人震惊仅仅是改变了供电的物理方向那个顽固的30% IR压降几乎消失了。这不仅仅是一次成功的优化更像是对芯片供电架构的一次观念刷新。今天我就来详细拆解这次“背面供电”实验背后的核心逻辑、技术细节以及它所带来的深远影响。2. 核心需求解析为什么IR压降是芯片的“阿喀琉斯之踵”要理解背面供电的价值首先得明白IR压降到底是什么以及它为何如此致命。2.1 IR压降的物理本质与影响IR压降顾名思义就是电流I流经电阻R时产生的电压降落V I * R。在芯片内部从供电焊盘Power Pad到最远的晶体管电流需要穿过漫长的金属互连线、通孔Via以及硅通孔TSV等结构这些路径并非理想导体都存在固有的电阻。当芯片处于高性能计算状态特别是所有核心同时满载All-core Turbo时电流可能高达数百安培。即使每段路径的电阻只有毫欧级别在巨大的电流和复杂的网状路径下累积的压降也会非常可观。例如标称电压为0.8V的核心电压如果在芯片远端降到0.7V以下就会带来一系列连锁反应性能损失晶体管的开关速度与供电电压直接相关。电压降低晶体管充放电变慢导致逻辑门延迟增加最高运行频率Fmax被迫下降。时序违例时钟网络和关键数据路径对电压波动极其敏感。不均匀的IR压降会导致芯片不同区域的时序特性不一致引发建立时间Setup Time或保持时间Hold Time违例造成功能错误。可靠性风险为了补偿电压下降设计者有时会提高初始电压但这又增加了功耗和电迁移Electromigration风险影响芯片寿命。设计余量吞噬为了应对最坏情况下的IR压降设计必须预留大量的电压余量Voltage Guardband这本质上是一种性能和经济上的浪费。2.2 传统正面供电架构的瓶颈在传统的正面供电网络中电流的“旅程”非常曲折从封装基板Substrate通过焊球BGA或焊柱进入芯片封装。在封装内部走线到达芯片正下方的对应位置。通过芯片正面的微凸块C4 Bump进入芯片最顶层的金属层通常是厚金属层用于全局供电。然后需要垂直向下通过一层又一层堆叠的通孔Via将电力输送到芯片中间层乃至底层的标准单元Standard Cell和宏单元Macro。这个架构存在几个固有瓶颈路径长且拥挤电力需要穿越整个芯片的金属堆叠路径长电阻大。同时顶层金属层还需要与数以万计的信号线共享布线资源空间拥挤。“漏斗效应”电流从封装进入芯片的入口微凸块是有限的。所有电流必须通过这些有限的入口点涌入然后在芯片内部扩散这就像用几个小水管给一个大花园浇水入口处必然承受巨大的电流密度和压降。热-电耦合供电网络通常分布在发热最严重的逻辑单元上方。金属电阻随温度升高而增加铜的电阻温度系数约为0.4%/°C这形成了一个恶性循环高电流导致发热发热增加电阻电阻增大又导致更大的IR压降和更多的发热。我们项目初期遇到的30% IR压降正是这些瓶颈集中爆发的体现。优化手段如加宽走线、增加去耦电容都只是在既有框架内修修补补触及不到架构的根本。3. 技术方案选型为什么是“背面供电”当正面优化触及天花板时我们必须从第一性原理思考供电的根本目的是以最低的损耗将电能从封装高效、均匀地送达每一个晶体管。背面供电Back-side Power Delivery方案正是对这一根本目的的直接回应。3.1 背面供电的核心思想背面供电的核心思想极其简洁将供电网络的主要部分从芯片正面迁移到芯片背面让电流从芯片“背后”直接注入到需要它的晶体管附近。具体实现上这依赖于两项关键技术的成熟硅通孔Through-Silicon Via, TSV技术这是一种垂直穿过硅衬底连接芯片正面和背面的微型导电通道。TSV的直径可以做到几个微米深度几十到一百微米。它是实现背面与正面电路互连的“垂直电梯”。晶圆减薄与背面工艺为了给TSV和背面金属化提供空间并改善散热需要将芯片的硅衬底从原始的几百微米厚度减薄到几十微米。然后在减薄后的背面进行光刻、刻蚀、沉积等工艺制作出供电所需的金属层和连接焊盘。3.2 架构对比正面供电 vs. 背面供电为了更直观地理解差异我们用一个简单的对比表格来说明特性维度传统正面供电 (Front-side PDN)背面供电 (Back-side PDN)电流入口芯片正面通过微凸块(C4 Bump)芯片背面通过背面焊盘或微凸块主要供电路径位于芯片正面的高层金属Mtop, Mtop-1...与信号线共享资源位于芯片背面的专用厚金属层可单层或多层与正面信号布线完全隔离到晶体管的路径长需从顶层金属垂直向下穿过所有金属间介质层和通孔。短通过TSV从背面直接连接到晶体管附近的供电网络如标准单元的供电轨。布线资源紧张需与海量信号线竞争。充裕背面金属层可全部用于供电和地线宽、间距可以做得更大。IR压降较高路径长、电阻大、电流密度集中。显著降低路径短、专用低阻路径、电流分布更均匀。信号完整性供电网络与信号线耦合紧密开关噪声易相互干扰。供电与信号在物理上分离极大减少了电源噪声对敏感信号的干扰。设计复杂度相对较低是成熟工艺。较高涉及TSV制造、晶圆减薄、两面对准等额外工艺步骤。热管理供电网络位于发热单元之上可能阻碍散热。供电网络移至背面为正面提供了更直接、更通畅的散热路径到散热盖IHS。注意背面供电并非要完全取代正面所有的供电布线。在具体实现中通常采用混合架构全局供电从封装到芯片各区域通过背面完成而芯片内部局部模块间的精细供电可能仍会利用正面的一些金属层。但核心的、大电流的路径被转移到了背面。3.3 为什么能消除30%的IR压降在我们的项目中仿真结果显示IR压降大幅改善主要源于以下几个物理层面的根本性优化路径电阻的急剧缩短这是最直接的原因。电流不再需要穿越整个正面的金属堆栈而是通过TSV“抄了近道”。TSV的电阻远低于由数十个串联通孔和长走线构成的正面路径。专用低阻通道背面的供电金属层可以做得非常厚例如是正面最厚金属层的2-3倍且线宽可以很宽因为它们不需要给信号线让路。这提供了极低的单位长度电阻。电流密度分布的优化背面可以布置密集的供电焊盘阵列相当于将供电的“入口水管”从正面的几个变成了背面的几十甚至上百个。电流从更多、更均匀分布的入口注入局部电流密度和由此产生的压降自然大幅下降。去耦电容的近距离部署可以将高效的去耦电容如深沟槽电容Deep Trench Capacitor制造在硅衬底中并通过极短的路径连接到背面的供电网络。这能提供极强的瞬态电流响应能力进一步抑制动态IR压降Delta IR Drop。4. 实现流程与关键技术拆解将背面供电从概念变为现实需要一套严谨的设计与工艺实现流程。以下是我们项目中所遵循的核心步骤。4.1 芯片架构与版图协同设计这是最先决的一步。在架构设计阶段就需要确定哪些电源域、哪些高功耗模块如CPU核心、GPU簇、AI加速器将采用背面供电。电源域规划根据模块的功耗和电压需求在芯片背面版图上划分出对应的供电区域。高功耗模块应对应更密集的TSV阵列和更宽的背面电源网格。TSV阵列布局TSV不是随意放置的。它们需要与正面的标准单元行Cell Row的供电轨Power Rail对齐。我们使用了一种“供电网络探针”工具在早期的布局布线PR阶段就进行虚拟的IR压降分析识别出电流汇聚的“热点”区域并在这些区域下方预先规划高密度的TSV阵列。信号与电源隔离确保背面供电层与任何正面信号线的投影在三维空间上没有重叠避免潜在的耦合噪声。这需要在3D设计工具中进行严格的检查。4.2 工艺集成与制造流程背面供电引入了新的工艺模块流程比传统芯片更复杂。一个简化的顺序如下正面电路制造首先在完整的硅晶圆上使用标准的CMOS工艺完成所有晶体管和正面金属互连层的制造。此时芯片正面看起来和传统芯片一样。TSV制造中道制程在完成部分正面互连后例如到中间金属层进行TSV的刻蚀和填充。这被称为“Via-Middle”方案平衡了对晶体管性能的影响和工艺复杂度。TSV被刻蚀进硅衬底然后通过电镀填充铜。晶圆减薄将晶圆翻转从背面进行机械研磨和化学机械抛光CMP将硅衬底减薄到TSV的尖端暴露出来。减薄后的厚度通常在50-100微米。背面再分布层RDL与焊盘制作在减薄后的背面沉积介质层光刻出图形然后制作金属层即背面RDL。这层金属非常厚用于构建低阻的电源和地网格。最后在网格的节点上制作背面焊盘用于连接封装。晶圆键合与测试将制作好背面供电网络的晶圆与临时载板键合进行最终测试。然后切割成单个芯片准备封装。实操心得TSV的应力管理TSV中的铜和硅的热膨胀系数不同在工艺热循环中会产生应力。这个应力会传递到周围的硅中影响附近晶体管的载流子迁移率导致性能波动称为“晶体管性能漂移”。我们在设计时必须在TSV周围设置禁止放置区Keep-Out Zone, KOZ敏感电路和标准单元不能放在这个区域内。KOZ的大小需要通过工艺仿真和硅验证来确定通常为TSV半径的几倍。忽略这一点会导致芯片性能不均匀和良率下降。4.3 封装协同设计背面供电彻底改变了芯片与封装的接口关系。封装基板设计封装基板上的走线图案需要与芯片背面的焊盘布局镜像匹配。由于背面供电焊盘可以做成全阵列Area Array而非传统的周边布局这要求封装基板具备更高密度的布线能力可能需采用更先进的基板技术如2.5D硅中介层或更细线宽的有机基板。散热设计传统的正面供电芯片散热器IHS压在芯片正面。改为背面供电后供电网络在背面而主要热源晶体管在正面。这实际上优化了散热路径热量从晶体管产生通过硅衬底直接传导到压在正面的散热器路径更短、更直接。背面则主要用于供电连接。封装设计需要确保正面的散热界面材料TIM具有极高的导热效率。5. 设计挑战与应对策略实录尽管优势明显但背面供电的设计过程绝非一帆风顺。我们遇到了几个颇具挑战性的问题。5.1 时序签核与电压域交叉在传统的静态时序分析STA中我们假设整个芯片的供电电压是均匀的。但现实中IR压降会导致电压空间分布不均。背面供电大幅改善了压降但并未完全消除。因此必须进行基于电压的静态时序分析Voltage-aware STA。挑战需要为芯片的不同区域甚至不同标准单元标注上从IR压降分析中提取的实际电压值而不是一个统一的理想电压。工具链和流程需要升级。我们的策略我们将芯片划分成数百个小的电压网格Voltage Grid在完成电源网格提取和IR压降分析后将每个网格的平均电压反标回时序分析工具。这揭示了在均匀电压假设下被隐藏的临界路径。我们针对这些路径进行了局部优化例如调整单元尺寸Upsize或更换驱动能力更强的单元。5.2 电迁移EM分析的变迁背面供电改变了电流的流向和密度分布。正面金属层EM减轻由于大部分电流改走背面正面金属层中的电流密度显著下降传统的信号线和供电线的EM问题得到缓解。新热点TSV和背面RDL电流现在集中通过TSV和背面厚金属。TSV内部的电流密度可能非常高尤其是位于高功耗模块下方的TSV。背面RDL虽然宽厚但在供电焊盘连接点等狭窄处电流密度仍需仔细评估。我们的策略我们建立了专门针对TSV和背面RDL的EM规则库。在签核阶段除了传统的正面金属EM检查新增了针对背面供电网络的EM检查。我们发现通过优化TSV阵列的密度分布在热点区域增加冗余TSV可以有效地将电流密度控制在安全限值内。5.3 测试与可观测性如何测试一个采用背面供电的芯片供电从背面进入但测试探针卡通常是从正面接触芯片。挑战在晶圆测试Wafer Sort阶段芯片背面还没有连接封装如何给芯片供电并进行功能测试解决方案我们采用了混合供电测试方案。在测试机上我们设计了一种特殊的探针卡它同时具备正面微探针接触芯片正面的少数几个预留的“测试供电焊盘”和所有的信号焊盘用于提供基础电力用于启动和低功耗测试模式和传输测试信号。背面宏探针一组更大的探针在芯片被真空吸附固定后可以降下来接触芯片背面的主要供电焊盘阵列提供全功率的电流。 通过这种方案我们可以在封装前就对芯片在真实供电条件下的功能、性能和功耗进行全面的评估。6. 效果验证与未来展望经过完整的流程我们成功流片并测试了采用背面供电技术的测试芯片。6.1 实测数据对比测试结果与仿真预测高度吻合IR压降在同等最坏工作场景高温、高电压、全核心满载下芯片核心区域的静态IR压降从传统设计的约120mV占标称电压的15%我们之前30%的优化目标就是针对这个降低到了不足30mV约3.7%。动态IR压降的峰值也减少了超过50%。性能提升由于电压更稳定、更高芯片在相同功耗下最高稳定运行频率提升了约8%。或者在相同性能目标下核心电压可以降低约50mV实现了显著的功耗节省。信号完整性电源噪声对高速串行接口SerDes和锁相环PLL的干扰明显减少其抖动Jitter和相位噪声指标均有改善。6.2 对芯片设计范式的启示这次“背面供电”实验的成功其意义远超解决一个具体项目的IR压降问题。它预示着芯片设计特别是高性能计算和移动SoC设计正在从“二维平面优化”走向“三维立体协同优化”的时代。供电与布线的解耦背面供电将最占用资源的供电网络从正面解放出来为正面信号布线腾出了宝贵的资源。这允许设计者使用更复杂的布线策略减少绕线拥塞进而可以追求更高的芯片利用率Utilization和更小的芯片面积。异构集成的催化剂背面供电技术与硅通孔TSV、微凸块等技术一起是实现3D堆叠芯片Chiplets的关键使能技术。不同功能的芯粒如计算芯粒、内存芯粒可以通过背面供电网络和TSV进行高效的电能传输和信号互联实现真正的性能-功耗-面积优化。系统级优化的新维度它迫使封装、芯片、甚至散热方案必须进行一体化设计Co-design。未来的芯片性能天花板将越来越多地由这种跨层级、跨领域的协同优化能力决定。6.3 给后来者的实践建议如果你正在考虑或即将开始一个涉及背面供电的项目以下是我从这次实践中总结出的几点关键建议尽早启动协同设计不要在芯片架构和版图都冻结后才考虑封装和供电。在项目启动的第一天芯片设计团队、封装团队、工艺团队就必须坐在一起共同定义TSV的规格、背面焊盘的布局、供电网络的拓扑。投资于3D设计与分析工具传统的2.5D工具链已不足以应对。需要能够处理芯片-封装协同仿真、3D电磁提取、以及热-电-应力多物理场耦合分析的工具。这部分的学习曲线和工具成本是必须的投入。建立硅验证闭环第一次流片尽量包含丰富的测试结构Test Structure用于直接测量TSV电阻、背面金属电阻、以及关键路径在不同供电条件下的实际性能。用实测数据来校准你的仿真模型这对于后续项目的成功至关重要。拥抱流程的复杂性背面供电的设计流程步骤更多迭代周期可能更长。管理好数据在不同团队、不同工具间的传递和版本控制建立清晰可靠的签核检查清单Checklist是保证项目按时交付的基础。这次将电源“绕到”芯片背后的尝试最初像是一个无奈的奇思妙想最终却成为打破性能瓶颈的关键一击。它告诉我们当在现有维度上的优化陷入停滞时尝试增加一个新的维度比如从正面到背面往往能打开一片全新的、充满可能性的设计空间。芯片设计的未来正朝着这个更立体、更协同的方向加速前进。