写在前面2026 年 5 月 25 日上海ISCAS 2026。何庭波站在讲台上用一篇论文和一场演讲发布了一个以希腊字母 τ 命名的半导体新原则——韬τ定律。这是中国科技公司第一次在全球半导体行业提出指导产业发展的顶层原则。消息传出当天A 股芯片产业链全线暴涨东芯股份、华虹公司直接封板。但比起资本市场的反应真正值得认真对待的问题是这究竟是一条有工程根基的技术路线还是一次精心策划的战略叙事它和统治半导体行业六十年的摩尔定律到底是什么关系「替代」「超越」「补充」——哪个词更准确这篇文章打算从三个层面回答这些问题第一摩尔定律为什么走到了尽头以及它的尽头到底是什么意思第二韬定律的技术内核到底是什么逻辑折叠如何在物理层面运作第三也是最容易被忽略的——当华为说用时间代替空间时它实际上在做什么样的事情。这不是一篇「华为牛逼」或「华为吹牛」的文章。这两件事都太简单了。一、摩尔定律的黄昏一份契约的到期要理解韬定律得先理解摩尔定律到底出了什么问题。1.1 摩尔定律从来不是一条物理定律戈登·摩尔 1965 年在《电子学》杂志上提出的其实只是一个观察。他发现芯片上的晶体管数量大约每年翻一番后来修正为每两年翻一番。这听起来像一条经验曲线但后来被整个半导体行业当作了一份产业契约。契约的内容很直接每 18-24 个月全行业一起把晶体管尺寸缩小让同样面积里塞进两倍数量的晶体管于是性能翻倍、成本腰斩。英特尔、台积电、三星、EDA 厂商、设备商——整个链条上的每一个人都按这个节奏投资、研发、建厂。预言就这样自我实现了。真正支撑这个契约物理可行性的是 1974 年的登纳德缩放定律Dennard Scaling。它提出当晶体管尺寸等比缩小时电压和电流也等比下降使得功耗密度保持不变。简单说就是——晶体管缩小一半功耗不变速度更快成本更低。这是一台完美的发动机。1.2 发动机熄火两个极限登纳德缩放在 2005 年前后率先失效。原因很直接电压没办法跟着尺寸等比下降了。阈值电压已经低到接近物理极限再降下去晶体管关不严漏电流飙升。结果就是晶体管虽然变小了但功耗密度开始爬升芯片越做越热。摩尔定律本身撑到了 7nm 节点约 2018 年然后也开始喘气。真正致命的是两条曲线物理极限。当栅极长度进入个位数纳米范围量子隧穿效应开始显现。电子可以直接穿透本该关断的绝缘层就像你关上门但鬼魂能穿墙而过。这不是工程难题是物理规律。经济极限。一座 3nm 晶圆厂的投资已经超过 200 亿美元单个芯片的设计预算超过 10 亿美元。更关键的是每晶体管成本在 7nm 之后不再下降甚至出现反弹。摩尔定律的核心承诺——“同样成本下性能翻倍”——实质违约了。黄仁勋从 2022 年开始反复说摩尔定律已死英伟达的做法是用 NVLink 把几千颗 GPU 连成巨大集群靠系统规模碾压单芯片性能。台积电的做法是搞 CoWoS、SoIC 等先进封装把多颗芯片拼在一起凑密度。整个行业都在用各种方式给摩尔定律续命但没人提出一个新的、能让全行业对齐的指导原则。直到 2026 年 5 月。二、韬定律以时间为尺2.1 τ 是什么τ 是希腊字母 tau电路理论中代表时间常数。一个简单定义当信号电压从 0 跳变到 1或反过来它需要多长时间完成这个切换。这个时间由电路的电阻 R 和电容 C 决定τ RC。过去六十年的芯片进步本质上一直在压缩 τ。晶体管做小 → 开关速度更快 → τ 下降走线变短 → 信号传播更快 → τ 下降集成度提高 → 数据跨模块边界更少 → τ 下降。空间缩小一直只是压缩时间的手段。但何庭波在论文里点破了一件事既然物理上缩小空间越来越难为什么不直接优化时间本身这就是韬定律的核心表述以时间τ缩微替代几何缩微作为半导体与电子系统演进的新指导原则。2.2 四层 τ十二个数量级何庭波把 τ 拆成了四个层级从皮秒到秒覆盖十二个数量级器件层皮秒级 τ_device。单个晶体管的开关时间。优化的方式很传统改进源漏接触电阻提升沟道迁移率迭代互连金属——从铝到铜再到钴、钌一点一点抠。一个百分点的器件级改进经过后面几层放大可能变成十个百分点的系统级收益。电路层纳秒级 τ_circuit。信号在金属导线和逻辑门之间传播的时间。这是逻辑折叠的主战场。芯片层微秒级 τ_chip。计算核心访问缓存和内存的时间。优化的方式涉及架构设计、缓存层次、片上网络。系统层秒级 τ_system。从芯片到服务器再到数据中心多节点协同完成一个任务的总响应时间。关键在于这四个 τ 不是各自独立优化的。韬定律要求把它们串在同一个框架下以全域 τ 最小化为目标。任何一层的局部改进必须能传导到系统末端才算有效。2.3 逻辑折叠核心发动机在四层 τ 里面电路层是当前收益最大、也是华为实际投入最多的层面。核心手段叫逻辑折叠Logic Folding。传统芯片设计把所有逻辑单元平铺在二维平面上。问题在于关键路径上两个逻辑块如果物理距离很远信号就要走很长的线RC 延迟成为性能瓶颈。逻辑折叠的做法是放弃平面假设把关键路径上的逻辑单元分配到垂直堆叠的多层有源层中。想象一张画满迷宫路线的 A4 纸。信号从纸的最左边到最右边要走很长的物理距离。如果把纸从中间折叠起来原来隔得很远的关键节点可能在三维空间里几乎贴在一起。逻辑折叠做的就是这个——不是真的把芯片折起来而是在设计阶段就把电路重新排布到立体空间里。华为在麒麟 2026 上实现了有限两层折叠。混合键合间距做到 1.5 微米这意味着上下层之间可以建立非常致密的垂直连接。结果是在制程工艺不变的前提下晶体管密度从 155 MTr/mm² 提升到 238 MTr/mm²增幅 53.5%SoC 性能核心能效提升 41%峰值主频提升 12.7%达到 3.1GHz何庭波在论文里说得很清楚这一提升幅度如果走几何缩微路线需要三年。华为一代就走完了别人三代的路。2.4 系统层的补完灵衢总线与 Hi-ONE单靠把芯片内部信号跑快还不够。现代 AI 系统里芯片间的通信延迟正在成为更大瓶颈。何庭波论文里给了个数字大型 AI 集群中超过 80% 的能耗用于数据移动超过 70% 的成本花在数据存储上。华为在系统层拿出了两套方案灵衢总线Unified Bus。传统多芯片系统中不同协议栈之间的转换消耗大量时间。灵衢总线通过统一的互联协议和原生内存语义让超节点范围内的所有芯片共享同一个物理地址空间。一台服务器里的 CPU 要访问隔壁服务器的内存直接读写物理地址就行不需要协议包装。论文称远程访问延迟从数十微秒降到了约 100 纳秒——约 500 倍的压缩。Hi-ONE 光学引擎。近封装光 I/O 模块把微型光电转换器直接贴到 AI 核心芯片附近。数据一出计算核心就变成激光通过光纤传输铜缆时代的距离限制被打破。单个模块提供 8Tb/s 带宽传输距离从不足 1 米扩展到 100 米。这两套方案本质上做同一件事把芯片间的物理距离在时间维度上抹平。三、381 款芯片一场隐秘的六年实验韬定律不是 2026 年 5 月 25 号才被发明出来的。何庭波在演讲里抛出了一个数字过去六年华为基于韬定律已经设计和量产了 381 款芯片——覆盖手机 SoC、AI 加速器、基带、射频、电源管理、车载。这组数字值得细想。华为被列入实体清单是 2019 年 5 月2020 年出口管制进一步收紧。这意味着在韬定律这个名字对外界完全陌生的六年里华为半导体团队实际上已经被迫走上了一条没人走过的路。他们没法等下一代制程节点来解决问题——因为等不到。他们要回答的问题是当最先进的光刻工具无法获取时芯片性能增长的发动机在哪里六年后他们带着 381 款芯片回到 IEEE ISCAS何庭波在讲台上介绍了这套理论。这个叙事本身很有冲击力但冷静看有几个事实需要记录第一逻辑折叠目前的实现是有限的两层折叠只针对关键路径做优化不是全芯片覆盖。混合键合良率、散热、电源配送等技术挑战尚未完全公开。论文把这些列为开放挑战单独成章。第二华为同时也在推进国内制程工艺本身的演进韬定律的效果是和制程进步叠加的。到 2031 年达到 1.4nm 等效密度的目标背后是两个因素的叠加制程工艺本身的渐进提升比如从 N2 到 N3加上逻辑折叠和系统优化带来的额外增益。第三EDA 工具链的适配是一大瓶颈。传统 EDA 工具是为二维平面设计优化的逻辑折叠需要全新的时序分析、布局布线方法。华为与国内 EDA 厂商的合作深度和进度目前没有完整披露。这些都不是否定韬定律的理由但也不是需要回避的问题。技术路线的可信度不在于它有没有问题在于它能否坦承问题并给出路线图。四、与摩尔定律的实质关系这可能是被误解最多的问题。何庭波论文里有一句话值得反复读“摩尔定律对最终用户的本质影响从来都不是关于几何的。更小的晶体管提高了系统性能因为它们切换得更快。密度更高的互连提高了性能因为信号通过的距离更短。更高的集成提高了性能因为数据跨越的边界更少。从本质上讲每一代所提供的是时间的减少。”几何缩放只是压缩时间的手段不是目的本身。在这个意义上韬定律不是在反对摩尔定律的方向而是在说既然手段失效了那就直接奔着目的去。两者的真实关系可以这么理解维度摩尔定律韬定律核心指标晶体管密度空间信号延迟时间优化路径几何缩微做小逻辑折叠 全栈协同做快迭代节奏每 18-24 月翻倍因场景而异物理基础光刻工艺进步立体封装 架构 系统设计当前状态7nm 以下收益递减381 款芯片量产验证产业影响统一节奏共享制程红利系统能力成竞争核心摩尔定律的核心价值在于节拍器效应——全行业按同一节奏对齐资本、人才、产能同步。韬定律目前还不具备这个功能它给不出一个像18 个月翻倍一样简单的数字。何庭波的论文用了向量而非标量来描述进步——每一层的 τ 分别标出来哪一层是瓶颈下一轮投资就集中去哪一层。这更真实但也更难传播。五、产业含义从追赶到定义韬定律出现的时间点和厂商不是偶然的。2020 年之后华为无法获取任何先进制程的代工能力。买最新制程的路径被完全封堵。这反而逼出了一个更根本的问题如果不靠缩小晶体管芯片性能靠什么继续提升华为的答案是从全栈出发降低 τ。逻辑折叠缩短片内路径灵衢总线统一芯片间通信Hi-ONE 把电信号变成光信号。三个技术分布在不同的产业环节但受同一个目标驱动。把这条路和另外两家放在一起看会更有意思。英伟达的做法是打造AI Factory——GB200 NVL72 把 72 颗 GPU 通过 NVLink 连成一个域对外表现为一台机器。台积电的做法是先进封装——CoWoS 把逻辑芯片和 HBM 紧密整合SoIC 把芯片垂直堆叠。三家公司的技术栈完全不同但本质都在做同一件事让数据在系统中的流动更快、更短、更省电。何庭波在论文里把这一点升华为方法论——τ 缩放是自登纳德缩放以来第一个在整个计算栈中建立共享优化目标的缩放原则。工艺工程师省下的 5 皮秒和架构师省下的 5 皮秒在总账本里权重一模一样。这对中国半导体产业的意义可能比技术本身更大。过去二十年中国半导体产业的核心叙事是追赶。从 90nm 追到 28nm从 28nm 追到 14nm每一步落后一代到两代。追赶是一种特定姿势别人的路已经走通了你按原路加速跑。韬定律的意义不在于它比摩尔定律更好而在于它承认存在另一条路——并且在最优路径被切断后确实走通了一部分。华为自己定的目标是 2031 年达到等效 1.4nm 的晶体管密度。这个目标能不能兑现取决于很多变量逻辑折叠能否从两层推到多层混合键合良率能否持续爬坡3nm 以下散热能不能解决国内 EDA 链能不能跟得上。没有任何一个问题是容易的。但路的方向可能比速度更重要。六、一个更冷静的视角写到这里不能回避两个问题。第一韬定律至今仍存在大量开放挑战。何庭波论文里专门有一章叫开放问题列举了 EDA 工具链重构、热管理、测试与可靠性、经济模型等挑战。上海交大教授周健军的评价相对务实“该定律尚处于行业探索初期尚未形成通用的衡量指标后续需要汇聚全行业力量共同演进标准。”第二先进制程仍然重要。逻辑折叠和 3D 堆叠在成熟制程上能实现显著增益但如果在同等增益基础上叠加最先进制程基础结果显然会更强。韬定律不是在说先进制程不重要而是在说——当先进制程不可及的时候还有别的路可以走。一个可能的未来图景是台积电继续走几何缩微英特尔在 IDM 2.0 框架下做工艺和封装协同华为在受限条件下靠系统设计追赶等效性能。三条路线各自演进在某些交叉点上互相借鉴。到 2030 年前后当几何缩微彻底走到 1nm 以下的原子尺度全行业可能都会转向以时间为核心的优化范式。到那时候谁先建立了完整的 τ 优化方法论和工具链谁就拿到了下一轮的入场券。写在最后摩尔定律统治半导体行业六十年靠的不只是技术正确。它把一个极其复杂的系统压缩成了一个所有人都能读懂的数字。这个数字足够简单可以成为资本配置的信号、工程师的职业坐标、国家竞争力的衡量单位。它的力量不在于精确而在于共识。韬定律要做的事情是用一套向量替换这个标量。它说进步不是一个数字而是一张剖面图——每一层的 τ 分别是多少哪一层是瓶颈。这张图比一个数字复杂得多也真实得多。但也因此更难形成共识。一个定律之所以是定律不只是因为它正确还因为足够多的人相信它、按它行动。何庭波在论文最后一段留了一句话“大量开放问题无单一组织可独立解决——工具链、标准、基准、器件物理、经济模型均需跨界协作。本文既是一线实践报告也是产业邀请。”邀请已经发出了。接下来十年的关键问题是谁会接原创技术博客 · 开源项目分享 · AI全栈创作社区 idao.fun