下面链接指向网页介绍了如何新建工程、对所建工程进行仿真以及烧录到固件。供参考的Hello World LED工程以下是个人觉得很有用以及容易忘记的点添加管脚约束Vivado使用的约束文件格式为xdc文件。xdc文件里主要是完成管脚的约束,时钟的约束, 以及组的约束。双击打开 “Open Elaborated Design” 中的Schematic在菜单中选择“Window - I/O Ports”在弹出的I/O Ports中可以看到管脚分配情况将复位信号rst_n绑定到PL端的按键给LED和时钟分配管脚、电平标准完成后点击保存图标弹出窗口要求保存约束文件文件名我们填写“led”文件类型默认“XDC”点击“OK”打开刚才生成的“led.xdc”文件我们可以看到是一个TCL脚本如果我们了解这些语法完全可以通过自己编写led.xdc文件的方式来约束管脚下面来介绍一下最基本的XDC编写的语法普通IO口只需约束引脚号和电压管脚约束如下set_property PACKAGE_PIN “引脚编号” [get_ports “端口名称”]电平信号的约束如下set_property IOSTANDARD “电平标准” [get_ports “端口名称”]这里需要注意文字的大小写端口名称是数组的话用{ }刮起来端口名称必须和源代码中的名字一致且端口名字不能和关键字一样。电平标准中“LVCMOS33”后面的数字指FPGA的BANK电压LED所在BANK电压为3.3伏所以电平标准为“LVCMOS33”。Vivado默认要求为所有IO分配正确的电平标准和管脚编号。仿真与 ILA 的核心区别对比项仿真ILA 在线调试是否真实硬件否是是否需要 FPGA 板子否是波形来源软件推演FPGA 实际运行调试对象理论逻辑真实硬件行为是否能发现硬件问题有限很强能否观察全部信号基本都能有限是否支持单步调试可以不可以调试速度慢实时设置触发后会发生什么默认状态下抓取到的数据将从实时抓取变为抓取触发前后的等长序列。例如若设置的采样深度为1024那么抓取到的数据将为触发前后各512点。