1. 项目概述当高精度ADC遇上速度与功耗的“不可能三角”在无线通信、雷达探测和高端测试仪器这些对数据吞吐量和信号保真度要求极高的领域模数转换器ADC的性能往往是整个系统性能的瓶颈。工程师们一直在追求一个看似矛盾的“圣杯”在尽可能高的采样率下实现尽可能高的转换精度同时还要把功耗死死地压住。这个“速度-精度-功耗”的不可能三角让无数设计团队绞尽脑汁。传统的架构各有各的难处。流水线型PipelinedADC速度够快但那个第一级的残差放大器Residue Amplifier, RA简直就是个“吞金兽”和“性能黑洞”——它要在极短的时间内驱动大负载、保持高增益精度和低噪声设计复杂度极高校准也麻烦。逐次逼近型SARADC功耗控制得不错但它是“1比特/周期”的慢性子想跑到几百兆甚至上吉赫兹的采样率对比较器和逻辑的速度要求近乎苛刻。至于经典的子量程Subranging架构它本来是个折中的好手通过多级低分辨率闪存Flash量化器接力工作来提速。但问题来了想提高总分辨率要么增加每级的比特数意味着比较器数量指数级增长要么增加级数拖慢速度并依然需要更多比较器。一个13比特的子量程ADC如果用4比特/级的配置光比较器就得64个这还没算上为了满足最后一级LSB最低有效位的低噪声要求而给这些比较器付出的巨大功耗代价。所以当我在IEEE JSSC上读到这篇关于“放大器切换子量程ADC”的论文时眼前确实一亮。它没有在传统架构里死磕而是提出了一套非常巧妙的组合拳用“放大器切换”来复用核心量化器大幅削减比较器数量用“多阈值比较器”这一个电路单元干多个比较器的活进一步压缩面积和功耗。最终在28nm工艺上用不到10mW的功耗实现了560MS/s采样率下接近12比特的有效精度ENOB。这个思路对于正在为下一代Wi-Fi 7、6G乃至高速数据采集系统寻找ADC方案的工程师来说无疑提供了一个极具启发性的新路径。接下来我就结合自己的理解为你层层拆解这套架构的精妙之处、实现细节以及背后那些值得注意的设计权衡。2. 架构革新放大器切换如何破解子量程ADC的硬件困局2.1 核心思想从“一人一岗”到“一专多能”的量化器复用传统子量程ADC的工作模式很像工厂流水线每一道工序量化步骤都需要一套专用的设备和工人闪存量化器。假设我们要完成一个5步的14比特转换传统方案可能需要3-4个不同的闪存量化器。论文提出的放大器切换架构其核心思想是让一个“技术多面手”一个共享的闪存量化器来承担多道工序只不过在它“上岗”前我们先通过不同的“放大镜”增益可切换的放大器把待处理的“工件”残差电压调整到适合它处理的尺寸。具体来看图2和图3所示的架构。输入信号经过采样保持后首先由第一个闪存量化器CMP1一个简单的6电平比较器进行粗量化。产生的残差电压由共享的电容式数模转换器CDAC生成。接下来是关键的第二级量化这里使用了论文提出的多阈值比较器CMP28电平。前两步和传统两步式子量程ADC一样因为此时信号幅度还比较大例如±1.7V和±0.3V差分峰峰值直接比较即可引入放大器反而可能带来失真和建立时间问题。从第三步开始放大器切换的魔法登场了。第三个量化步骤由CMP3一个16电平的多阈值比较器执行但在此之前信号先经过一个增益约为1的缓冲器AMP1。AMP1的主要作用不是放大而是隔离——防止CDAC开关的电荷注入和电荷重新分配影响到CMP3敏感的输入端。第四步再次使用CMP3但这次残差信号先经过一个增益为8倍的放大器AMP2进行放大使其电压范围重新匹配CMP3的输入范围例如约±100mV。最后一步还是CMP3切换到一个增益高达48倍的放大器AMP3对进一步缩小的残差进行最终LSB级的精细量化。这样设计的精髓在于通过AMP1、AMP2、AMP3这三个增益不同的放大器“预处理”残差电压我们让同一个4比特分辨率16电平的CMP3完成了原本需要三个独立量化器才能完成的工作。这直接带来的好处就是比较器总数的大幅减少。在论文的实现中总共只用了CMP16个双尾比较器、CMP21个8电平多阈值比较器和CMP31个16电平多阈值比较器硬件复杂度显著降低。2.2 冗余设计给误差和噪声留出“安全缓冲区”在高速高精度ADC中噪声、失调、增益误差无处不在。如果没有容错机制任何微小的误差都可能导致转换错误。论文中一个非常务实的设计是引入了充足的冗余范围。简单来说冗余就是在每一步量化时故意让量化范围大于上一步的理想量化误差。这样即使前一步因为噪声或失调产生了误差只要这个误差没超出冗余范围下一步的量化就能把它“纠正”回来。这就像你用一把刻度不够精确的尺子量了一次再用一把更精确的尺子在更小的范围内复测一次来修正误差。论文中从第2步到第5步分别分配了33.33%、52.94%、64.71%和64.71%的冗余。这些值不是随便定的而是基于后仿真中各个比较器的输入参考噪声3σ值计算出来的并留出了额外的余量以应对工艺、电压、温度PVT波动。例如CMP3的噪声约为1.8mV其LSB为6.3mV那么噪声就要求大约28.5%的额外范围1.8/6.3。实际分配的64.71%冗余提供了更宽的安全边际。冗余带来的一个直接结果是实际分辨率与理论分辨率的“折扣”。论文中各级量化器理论能产生的总电平数是309,519个约18.2比特但由于冗余实际有效的量化电平数只有13,352个对应13.7比特的有效分辨率。这是用一部分“理论精度”换取“实际鲁棒性”的经典权衡。2.3 与流水线ADC的关键对比为何对放大器如此“宽容”这是该架构区别于传统流水线ADC最显著的优势。在流水线ADC中第一级放大器的增益误差会直接、未经修正地传递到后续所有级导致严重的非线性。从论文中的图6可以清晰看到一个典型的14比特流水线ADC其增益误差只要偏离理想值1%就会导致ENOB下降近2比特。而在这套放大器切换子量程架构中对放大器增益精度的要求被极大地放松了。原因在于误差被“封装”在各级内部AMP1和AMP2的增益误差只要不超出为下一步预留的冗余范围就不会影响最终的转换结果。它们的作用只是把信号“缩放”到CMP3能处理的窗口内窗口的绝对位置允许有一定偏差。仅LSB放大器需低噪声最终决定ADC信噪比SNR的是最后一级的AMP3。而AMP1和AMP2的噪声要求相对宽松因此可以用更简单、功耗更低的电路实现。论文中提到AMP1和AMP2的功耗分别只有AMP3的20%和40%。如果强行用一个可变增益放大器VGA来覆盖所有增益档位那么这个VGA必须始终满足AMP3级别的低噪声要求导致总功耗激增约90%。这种架构上的差异使得该设计在500-600 MS/s这个速度区间内能够实现比同类流水线ADC更高的SNDR信号噪声失真比如图7的趋势对比所示。它巧妙地规避了流水线架构中那个难以伺候的“完美放大器”难题。3. 电路核心多阈值比较器的设计与精妙之处3.1 结构解析单输入级如何实现多电平判决传统闪存量化器实现N比特分辨率需要2^N-1个并行的比较器每个比较器都有自己的差分输入对。这带来了巨大的输入电容、可观的回踢噪声Kickback Noise以及为了满足噪声要求而不得不增加输入管尺寸所带来的功耗负担。论文提出的多阈值比较器图8是一个极富创意的解决方案。它的目标是用一个共享的差分输入级驱动多个级联Cascode和时序锁存Time-Latch级来产生多个具有不同阈值的数字输出。它的工作原理可以这样理解复位阶段时钟CLK为低时内部节点CP/CN和INTP[i]/INTN[i]都被预充电到电源电压VDD。差分放电竞赛CLK变高后输入差分对根据输入电压差VINP - VINN开始以不同的速率对CP和CN节点放电。输入电压差越大一边放电越快另一边放电越慢。级联门控与阈值设定CP和CN的电压下降会依次开启后续的级联管对。每个级联管对何时开启由其栅极的偏置电压BIASP[i]/BIASN[i]控制。这正是设定不同比较阈值的关键。通过为每一对级联管设置一个精心设计的差分偏置电压BIAS[i]_diff BIASP[i] - BIASN[i]我们就为每个输出通道设定了一个独特的“起跑线”。时序判决每个级联管对负责放电一对内部节点INTP[i]和INTN[i]。哪一边的电压先下降到足以触发后续的时序锁存器一个SR锁存器对应的输出OUTP[i]或OUTN[i]就会锁存为高电平。由于不同通道的INTP[i]/INTN[i]放电开始的时刻和初始斜率都不同由偏置电压和输入电压共同决定它们到达锁存器阈值的时刻也就不同从而实现了多电平的判决。图9和图10的波形图清晰地展示了这个过程。对于-20mV的输入OUTP[1]到OUTP[5]保持高电平对于45mV的输入OUTP[1]到OUTP[14]保持高电平。判决结果直接以温度计码的形式呈现。3.2 性能优势面积、功耗与速度的三重提升这种结构的优势是压倒性的论文中的表1给出了量化对比输入电容降低83%因为只有一个差分输入对而不是16个并行比较器。这对于驱动它的放大器如AMP3是巨大的福音意味着放大器可以用更小的驱动电流实现更快的建立或者以相同的电流获得更低的噪声。每次判决能耗降低84%比较器的功耗和噪声主要取决于输入级。共享输入级意味着只需要为这一个输入级提供偏置电流就能服务所有16个判决通道能效极高。抑制回踢噪声回踢噪声主要来源于比较器在判决瞬间内部节点电压跳变通过栅漏电容耦合到输入端的干扰。单个输入级结构本身就减少了耦合路径。论文还进一步采用了共模抵消电容CCM和差模抑制电容CDM技术并串联电阻RCM来微调时序确保抵消信号与回踢噪声同步进一步削弱了其影响。与之前基于StrongARM架构的多阈值比较器工作相比本文的方案也有显著进步。StrongARM方案中所有锁存级的电流都流经共享的输入对限制了可扩展的锁存级数量文献中最多4级且各级之间存在电流干扰。而本文的“双尾”衍生结构将输入级和锁存级的电流路径分离每个时序锁存器独立工作互不干扰从而能够稳定地支持更多阈值等级如16级。3.3 局限性与应对线性输入范围与校准当然没有完美的电路。这种多阈值比较器的一个主要局限是其线性输入范围较窄约±200mV。这是因为其阈值是通过偏置电压线性调节的范围有限。对于需要更大输入摆幅的应用如CMP1其输入范围是整个ADC的满幅约±1.7V论文仍然选择了传统的并行比较器阵列。在本文的子量程架构中这恰恰不是问题。因为CMP2和CMP3的输入信号经过前级量化后幅度已经被限制在±140mV和±50mV以内完全落在线性范围内。另一个现实问题是失调校准。虽然输入级的失调对所有输出通道影响一致但每个级联和锁存级都有独立的失调。论文的解决方案是集成片上电阻式数模转换器RDAC来为每个通道生成可调的偏置电压在启动时通过一次前台校准施加零差分输入进行二分搜索来逐通道补偿失调。这套校准逻辑是必须的但好在是一次性操作不增加正常转换时的开销。4. 关键模块实现为速度而生的快速启动放大器4.1 LSB放大器AMP3的设计挑战在放大器切换架构中AMP3扮演着最终决定ADC信噪比SNR的“守门员”角色。它需要具备高增益48倍与高带宽以放大微弱的LSB残差信号。极低的噪声因为它的噪声会直接加到信号上。快速启动与建立它只在每个转换周期的最后一步被短暂启用必须在几百皮秒内从关闭状态稳定建立。良好的线性度其输入电容的非线性不能引入显著的失真。4.2 电路实现与“反向驱动”技术论文为AMP3选择了一个三级开环 inverter-based 放大器图14。这种结构简单、带宽高。采用CMOS输入级PMOS和NMOS并联提升跨导效率。增益通过输出端之间的电阻调节失调则通过一个由RDAC控制的辅助差分对来校准。为了快速启动AMP3采用了局部和全局两级共模反馈CMFB在保证差分模式带宽4.3 GHz的同时快速稳定共模电压。仿真显示其输出在140ps内即可建立到95%图16这在表2的对比中属于非常出色的水平。最精彩的部分是针对输入电容非线性的“反向驱动”技术。AMP3为了降低噪声输入管尺寸必须做得很大其栅电容随栅源电压VGS变化显著非线性。当这个非线性电容连接到采用顶板采样的CDAC时会引入谐波失真。传统的隔离开关方案会引入热噪声。论文的解决方案非常巧妙在放大器关闭期间将输入NMOS管的源漏端接到VDD同时通过小开关将输入PMOS管的源漏端接到GND图14(b)绿圈处。这样无论输入信号如何摆动输入晶体管都被强制工作在截止区图17(a)。处于截止区的MOS管其栅电容主要是覆盖电容的电压依赖性大大减弱。仿真表明该技术将放大器输入电容的电压依赖性降低了90%从而使ADC输出的三次谐波失真HD3改善了20dB图17(b)(c)。而且这种方法只使用了GND到VDD的电压不存在过压应力可靠性高。4.3 前级放大器AMP1 AMP2的简化设计得益于架构的冗余容错AMP1和AMP2的设计可以大幅简化图18AMP1增益~1.5采用单级gm负载放大器甚至省略了CMFB因为其增益在宽输入范围内足够稳定。AMP2增益8采用两级放大器。 由于噪声要求宽松AMP1和AMP2的输入管尺寸分别只有AMP3的15%和30%功耗也相应更低。它们的输入电容非线性影响可忽略因此无需采用“反向驱动”技术。这种按需分配性能预算的设计哲学是整套架构实现高能效的关键。5. 实测性能、校准流程与设计启示5.1 芯片实现与校准流程该ADC采用28nm体硅CMOS工艺实现核心面积0.028 mm²图19。工作在1.0V电源电压下采样率560 MS/s。芯片包含一套前台校准流程在启动时自动执行共四步比较器失调校准将CDAC输入端短路施加零差分输入通过片外程序控制片内RDAC对CMP1、CMP2、CMP3的所有通道进行失调补偿。放大器失调校准同样在零差分输入下校准AMP2和AMP3的输入失调。放大器增益校准施加低频正弦波扫描AMP2和AMP3的增益控制码通过RDAC调节输出级电阻找到使SNR最大的值。先调AMP2再调AMP3。CDAC MSB权重校准通过片外解码程序扫描MSB电容的权重寻找最优SNR。整个校准耗时约200秒使用了约100万个样本。作者指出时间主要受限于外部逻辑分析仪的采集延迟有优化空间。这套校准确保了ADC在PVT波动下的性能稳定性图26。5.2 测量结果与性能分析测量结果令人印象深刻动态性能在50MHz和奈奎斯特280MHz输入下分别实现了73.7 dB和72.2 dB的SNDR对应11.95和11.70比特的ENOB图20。功耗在-0.5 dBFS大信号输入下总功耗9.76 mW。其中CDAC和放大器噪声关键模块占大头而得益于多阈值比较器所有比较器总功耗仅占15%图21(a)。在-60 dBFS小信号下由于CDAC开关活动减少总功耗降至6.31 mW展现了良好的功耗缩放特性。线性度DNL在±1.0 LSB以内INL在±2.1 LSB以内图22。噪声分解仿真显示图24AMP3贡献了最主要的噪声符合设计其次是CDAC的kT/C噪声和驱动噪声。CMP1、CMP2、AMP1、AMP2的噪声因冗余机制被有效抑制CMP3的噪声也被AMP3的增益所压制。5.3 架构的适用场景与设计启示从图7的趋势线可以看出这种放大器切换子量程架构在500-600 MS/s附近的中高采样率、追求极高SNDR70 dB的应用中具有独特优势。它避开了流水线ADC对放大器增益误差的严苛要求又通过复用量化器避免了传统子量程ADC比较器数量爆炸的问题。给工程师的几点启示系统级思维不要孤立地优化某个模块。该工作的精髓在于通过架构创新放大器切换冗余将最严苛的性能要求低噪声、高精度集中到少数模块AMP3从而允许其他模块AMP1/2 CMP1/2采用更简单、低功耗的设计。“面向校准设计”高精度模拟电路离不开校准。该设计将比较器和放大器的失调、增益等关键参数都映射到可通过RDAC数字调谐的偏置电压上使得复杂的前台校准成为可能。在设计初期就必须规划好校准路径和调谐机制。关注接口非线性在高速高精度设计中像栅电容非线性这样的“二阶效应”往往会成为性能瓶颈。AMP3的“反向驱动”技术提供了一个巧妙的解决方案其思想——在非工作时段将器件置于一个状态以消除其非线性影响——值得借鉴。动态功耗管理该ADC的功耗随信号幅度变化在小信号时显著降低。在系统层面可以结合数字信号处理DSP对输入信号幅度的预估动态调整偏置或关闭部分电路进一步优化能效。6. 常见问题与实战中的考量在实际项目中借鉴此类先进架构时必然会遇到一系列工程实现问题。以下是我结合经验总结的几个关键点和潜在陷阱。6.1 时钟生成与时序对齐的挑战这套架构的时序相当复杂图4。一个转换周期内包含采样、CDAC复位、5次量化步骤涉及3个比较器的多次触发、3个放大器的依次使能/切换。生成严格对齐、抖动极低的多相位时钟是最大的挑战之一。实操建议采用延迟锁定环DLL或级联延迟单元来产生核心的内部时钟相位确保各步骤之间的延迟稳定且可控。所有关键时钟路径必须精心匹配包括布线长度和负载。任何微小的失配都可能导致量化错误尤其是在最后一级LSB比较时。建议在仿真中不仅要看功能更要进行蒙特卡洛仿真和瞬态噪声仿真评估时钟抖动和时序偏差对整体SNDR的影响。通常需要留出10%-20%的时序余量。6.2 多阈值比较器的偏置生成与校准网络多阈值比较器的性能高度依赖其16对差分偏置电压BIASP[i]/BIASN[i]的精度和稳定性。片上集成8位RDAC来产生这些电压是必要的但这带来了面积和复杂度的增加。设计考量RDAC的线性度和单调性至关重要。虽然校准可以补偿初始失调但如果RDAC本身非线性严重可能会引入新的失真。考虑使用分段或温度计码结构的RDAC以获得更好的微分非线性DNL。偏置电压的分布网络需要低阻抗以防止比较器在判决瞬间的电流瞬变引起电压波动。每个偏置引脚都需要足够的去耦电容。校准算法论文采用二分搜索这是简单有效的方法。但在实际芯片中可能需要考虑更高效的算法以减少校准时间和样本数或者探索后台校准的可能性以应对温度漂移。6.3 CDAC设计与开关驱动逻辑共享CDAC是架构的另一个核心。它需要在每个量化步骤后根据前一级的比较结果快速、精确地产生下一个残差电压。关键点单位电容匹配CDAC的线性度直接影响整体INL。在28nm及更先进工艺下金属-氧化物-金属MOM电容的匹配性通常优于MOS电容是更好的选择但面积可能更大。需要进行蒙特卡洛仿真来确定满足线性度要求所需的最小单位电容尺寸。开关驱动逻辑如图5所示比较器输出直接或经锁存后驱动CDAC开关。这里有一个优化只有那些阈值低于输入电压的比较器才会翻转其输出去驱动CDAC。这意味着对于小幅度输入信号只有少数开关动作CDAC的动态功耗会显著降低图21(b)。在驱动逻辑设计时要确保这种“选择性开关”机制可靠工作避免毛刺。顶板采样与电荷注入论文采用顶板采样简化设计但需注意采样开关的电荷注入和时钟馈通。虽然AMP1作为缓冲器提供了一定隔离但在版图设计时仍需对采样开关和CDAC顶板节点进行精心屏蔽和匹配。6.4 版图布局与寄生参数控制对于如此高性能的ADC版图就是电路的一部分。任何疏忽都会导致仿真结果与实测大相径庭。布局要点完全对称的差分布局从输入采样开关开始到CDAC阵列、放大器、比较器整个信号路径必须做到严格的左右对称。使用共质心、交叉指状等布局技巧来抵消梯度效应。电源与地线的完整性数字锁存器、比较器在判决瞬间会产生很大的瞬态电流。必须为敏感的模拟模块如AMP3的输入级、CDAC参考电压提供干净的电源域并采用星型接地、大量放置衬底接触和去耦电容来抑制噪声耦合。寄生提取与后仿真必须对完成版图进行RC寄生参数提取并带入电路进行后仿真。重点关注比较器输入线、CDAC与放大器互联线的寄生RC延迟。放大器输出节点驱动多阈值比较器大输入电容的建立时间。时钟分布网络的延迟和歪斜。6.5 PVT变化与校准策略的再思考论文图26展示了芯片在PVT变化下的性能。虽然前台校准在常温常压下效果很好但温度变化-20°C 到 65°C会导致SNDR波动约3dB主要原因是AMP3的增益漂移。深入思考增益的温度补偿论文提到在65°C重新校准AMP3增益可恢复约2dB性能。这提示我们对于产品化设计可能需要集成一个简单的温度传感器并建立增益控制码与温度的查找表实现温度补偿。后台校准的可行性完全的前台校准无法跟踪工作时的温度漂移。一种可行的后台校准思路是利用数字输出码的统计特性。例如在正常转换中注入一个已知的小幅度伪随机抖动dither通过数字相关技术估计出AMP2/AMP3的增益误差并进行补偿。但这需要额外的数字电路开销。设计冗余在初始设计时就应为放大器的增益、带宽等关键参数留出足够的调整余量比如±20%以覆盖PVT角下的变化确保校准始终有效。这套放大器切换子量程架构与多阈值比较器的组合展示了一条通往高速高精度ADC的新路径。它通过巧妙的系统级划分和电路创新在性能、功耗和复杂度之间取得了出色的平衡。虽然其设计和校准颇具挑战但它为下一代通信和数据处理系统所需的数据转换器提供了一个强有力的候选方案。对于模拟电路设计师而言吃透其中的设计权衡和实现细节无疑能极大提升解决复杂系统问题的能力。